Design av digitale system 2

Emnet handler om hvordan å håndtere utfordringene i utviklingen av komplekse digitale system så som enbrikkesystemer. Det fokuserer på avanserte metoder, notasjoner og språk, verktøy og systemer for spesifikasjon, høynivå (abstrakt) beskrivelse og kommunikasjon, simulering og verifikasjon inkludert UVM (Universal Verification Methodology). Emnet har spesielt stor fokus på verifikasjon.

Tematiske deler i emnet er definisjon av enbrikkesystem (SoC), de utfordringer dette stiller og hvilke systembeskrivende språk som brukes. For verifisering benyttes høynivåbeskrivelse og hevdelsesbasert verifisering i SystemVerilog og UVM, formell verifisering ved modell-sjekking.

Semesteroppgave: Bruk av høynivåverktøy for beskrivelse og oppførselsimulering, verifisering og implementering.

Kunnskap: Kandidaten har

• inngående kjennskap til hva som karakteriserer enbrikkesystemer, hvordan de spesifiseres, designes, lages og brukes, og hvilke utfordringer dette gir.
• avansert kunnskap om høynivåbeskrivelser av komplekse systemer av maskinvare og programvare.
• dyptgående innsikt i prinsipper innen formell og hevdelsesbasert verifisering.
• inngående kunnskap om grunnlag for og metoder innen modellering og simulering på systemnivå.

Ferdigheter: Kandidaten kan

• bruke høynivå beskrivelsesspråk for å designe moduler for et enbrikkesystem.
• utvikle hevdelsesbaserte egenskaper og bruke disse til å verifisere systemegenskaper.
• uttrykke temporal-logiske systemkrav og bevise eller motbevise disse ved modellsjekking.

Forelesninger. Praktisk/teoretiske øvinger og semesteroppgave i grupper. Alle laboratorieøvinger er obligatoriske og må være godkjente for adgang til eksamen.